现代计算机组成原理 潘 明 潘 松 编著 科学出版社科学出版社 第 2 章VHDL 与 QuartusII 应用 2.1 VHDL 基本语句语法 图 2-1 mux21a 实体 图 2-2 mux21a 结构体 2.1.1 组合电路的 VHDL 描述 2.1 VHDL 基本语句语法 2.1.1 组合电路的 VHDL 描述 【例 2-1 】ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE b ;END ARCHITECTURE one ; 2.1 VHDL 基本语句语法 2.1.1 组合电路的 VHDL 描述 【例 2-2 】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGINd <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ; END ARCHITECTURE one ; 2.1 VHDL 基本语句语法 2.1.1 组合电路的 VHDL 描述 【例 2-3 】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ;END IF; END PROCESS;END ARCHITECTURE one ; 2.1 VHDL 基本语句语法 图 2-3 mux21a 功能时序波形 2.1.1 组合电路的 VHDL 描述 2.1 VHDL 基本语句语法 2.1.2 VHDL 语句结构 1. 实体表达 【例 2-4 】ENTITY e_name IS PORT ( p_name : port_m data_type; ... p_namei : port_mi data_type );END ENTITY e_name; 2.1 VHDL 基本语句语法 2.1.2 VHDL 语句结构 2. 实体名 e_name 3. 端口语句和端口信号名 PORT( ) “ ；” p_name 4. 端口模式 “IN” 、 “ OUT” 、 “ INOUT” 、 “ BUFFER” 2.1 VHDL 基本语句语法 2.1.2 VHDL 语句结构 5. 数据类型 data_type 6. 结构体表达 INTEGER 类型、 BOOLEAN 类型、 STD_LOGIC 类型、 BIT类型 【例 2-5 】ARCHITECTURE arch_name OF e_name IS [ 说明语句 ]BEGIN ( 功能描述语句 )END ARCHITECTURE arch_name ； 2.1 VHDL 基本语句语法 2.1.2 VHDL 语句结构 7. 赋值符号和数据比较符号 y<= a WHEN_ELSE s='0' IF a THEN ... -- 注...
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