683393190.doc 第 1 页 共 6 页11.1 什么是硬件描述语言？与其它HDL 语言相比，用VHDL 语言设计电子线路有什么优点？可以描述硬件电路的功能，信号连接关系及定时关系的一种语言，称为硬件描述语言。和其它 HDL 语言相比， VHDL 语言的优点如下：1． 易于共享和交流。易于将VHDL 代码在不向的工作平台（如工作站和PC 机）和开发工具之间交换。2． 设计结果与工艺无关。设计者可以专心致力于其功能，即需求规范的实现，而不需要对不影响功能的与工艺有关的因素花费过多的时间和精力。3． 设计方法灵活、支持广泛。VHDL语言可以支持自上而下（Top Down ）和基于库（Library-Based ）的设计方法， 支持同步电路、 异步电路、 FPGA 以及其它随机电路的设计。4． 系统硬件描述能力强。VHDL 语言具有多层次描述系统硬件功能的能力，可以从系统的数学模型直至门级电路。另外，高层次的行为描述可以与低层次的RTL 描述和结构描述混合使用。11.2 试简述用 VHDL 语言设计电子线路的一般流程。所谓用 VHDL 设计是指由设计者编写代码，然后用模拟器验证其功能，再把这些代码综合成一个与工艺无关的网络表，即翻译成由门和触发器等基本逻辑元件组成的原理图（门级电路），最后完成硬件设计。VHDL 的一般设计流程如下图P11.2 所示，分 5 步进行。系统分析和划分行为级描述综合成门级电路门级电路仿真电路物理实现行为级仿真RTL 级仿真RTL 级描述输出门级网表图 P11.2 VHDL的一般设计流程683393190.doc 第 2 页 共 6 页第 1 步：系统分析和划分。第 2 步：行为级描述和仿真。第 3 步： RTL 级描述和仿真。第 4 步：逻辑综合。第 5 步：电路物理实现。11.3 VHDL语言由几个设计单元组成？分别是什么？哪些部分是可以单独编译的源设计单元？VHDL 语言由实体 （entity ）、结构体（architecture）、配置（configuration ）、包集合（package）和库（ library ）5 个部分组成。前4 种是可分别编译的源设计单元。11.4 对下面的功能写一个实体(component_a)和一个结构体 (rtl) d_out <＝(a_in and b_in) and c_in ; 类型指定为std_logic 。entity component_a isport (a_in,b_in,c_in : instd_logic; d_out : outstd_logic); endcomponent_a; -- 实体 architecture rtl of component_a isbegin d_out <＝(a_in and b_in) and c_in ; end rtl; -- 结构体11.5...
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