实验三计数器及其应用一、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。二、实验目的1、学习用集成触发器构成计数器的方法；2、掌握中规模集成计数器的使用及功能测试方法；3、运用集成计数器构成1/N分频器。三、实验设备与器件1、+5V直流电源2、双踪示波器3、连续脉冲源4、单次脉冲源5、逻辑电平开关6、逻辑电平显示器7、CC4013×2(74LS74)CC40192×3(74LS192)CC4011(74LS00)CC4012(74LS20)四、实验内容1、用CC4013或74LS74D触发器构成4位二进制异步加法计数器。（1）按图7－1接线，RD接至逻辑开关输出插口，将低位CP0端接单次脉冲源，输出端Q3、Q2、Q3、Q0接逻辑电平显示输入插口，各SD接高电平“1”。图7－1四位二进制异步加法计数器清零后，逐个送入单次脉冲，观察并列表记录Q3～Q0状态。(3)将1Hz的连续脉冲改为1KHz，用双踪示波器观察CP、Q3、Q2、Q1、Q0端波形，描绘之。(5)将图7－1电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计数器，按实验内容2)，3)，4)进行实验，观察并列表记录Q3～Q0的状态。输入输出CPUQ3Q2Q1Q0000001000120010300114010050101601107011181000910011010101110111211001311011411101511111600002、测试CC40192或74LS192同步十进制可逆计数器的逻辑功能。计数脉冲由单次脉冲源提供，清除端CR、置数端LD、数据输入端D3、D2、D1、D0分别接逻辑开关，输出端Q3、Q2、Q1、Q0接实验设备的一个译码显示输入相应插口A、B、C、D；CO和BO接逻辑电平显示插口。按下表逐项测试并判断该集成块的功能是否正常。输入输出CRLDCPUCPDD3D2D1D0Q3Q2Q1Q01×××××××000000××dcbadcba01↑1××××加计数011↑××××减计数表7－1为8421码十进制加、减计数器的状态转换表。图7－2CC40192引脚排列及逻辑符号图中LD—置数端CPU—加计数端CPD—减计数端CO—非同步进位输出端BO—非同步借位输出端D0、D1、D2、D3—计数器输入端Q0、Q1、Q2、Q3—数据输出端CR—清除端(1)清除令CR=1，其它输入为任意态，这时Q3Q2Q1Q0＝0000，译码数字显示为0。清除功能完成后，置CR＝0(2)置数CR＝0，CPU，CPD任意，数据输入端输入任意一组二进制数，令LD=0，观察计数译码显示输出，予置功能是否完成，此后置LD＝1。(3)加计数CR＝0，LD＝CPD＝1，CPU接单次脉冲源。清零后送入10个单次脉冲，观察译码数字显示是否按8421码十进制状态转换表进行；输出状态变化是否发生在CPU的上升沿。(4)减计数CR＝0，LD＝CPU＝1，CPD接单次脉冲源。参照3)进行实验。3、如图所示，用两片CC40192组成两位十进制加法计数器，输入1Hz连续计数脉冲，进行00—99累加计数，记录之。按图连接电路，令CPD=1，CR1=CR2=0，LD=1，当输入1HZ连续计数脉冲时，可观察到译码显示器由00-99累加计数，因此，该十进制加法计数器可正常工作。加法计数输入脉冲数0123456789输出Q30000000011Q20000111100Q10011001100Q00101010101减法计数4、将两位十进制加法计数器改为两位十进制减法计数器，实现由99—00递减计数，记录之。按上图，令CPU＝1，CR＝０，LD=1，在CPD端接入１HZ连续计数脉冲时，可观察到译码显示器由９９－００递减计数，因此，该两位十进制减法计数器功能正常。5、设计一个数字钟移位60进制计数器并进行实验。将十进制计数器的CPU端接计数脉冲，CO端接入六进制计数器的CPU端，经测试可实现００－５９累加计数。五、实验总结这次实验主要是测试验证一些常用的计数器的功能，让我真真正正的在实践中体会到了课本里的理论知识，由于课本上的知识太多，平时课间的学习并不能很...
