面试的资料1 什么是 Setup 和 Holdup 时间？ 建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边缘前，数据信号需要保持不变的时间。保持时间是指时钟跳变边缘后数据信号需要保持不变的时间。见图1。 假如不满足建立和保持时间的话，那么 DFF 将不能对的地采样到数据，将会出现 metastability 的状况。 假如数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。 图 1 建立时间和保持时间示意图 2 什么是竞争与冒险现象？怎样判断？怎样消除？ 在组合逻辑中，由于门的输入信号通路中通过了不一样的延时，导致抵达该门的时间不一致叫竞争。 产生毛刺叫冒险。 假如布尔式中有相反的信号则也许产生竞争和冒险现象。 处理措施：一是添加布尔式的消去项，二是在芯片外部加电容。 3 用 D 触发器实现 2 倍分频的逻辑电路？ Verilog 描述： module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always x ( posedge clk or posedge reset) if ( reset) out <= 0; else out <= in; assign in = ~out; assign clk_o = out; endmodule 图形描述： 4 什么是"线与"逻辑，要实现它，在硬件特性上有什么详细规定？ 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用 oc 门来实现，由于不用 oc 门也许使灌电流过大，而烧坏逻辑门。 同步在输出端口应加一种上拉电阻。 5 什么是同步逻辑和异步逻辑？ 同步逻辑是时钟之间有固定的因果关系。 异步逻辑是各时钟之间没有固定的因果关系。 6 请画出微机接口电路中，经典的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。 7 你懂得那些常用逻辑电平？TTL 与 COMS 电平可以直接互连吗？ 12，5，3.3 TTL 和 CMOS 不可以直接互连，由于 TTL 是在 0.3-3.6V 之间，而 CMOS 则是有在 12V 的有在 5V 的。CMOS 输出接到 TTL 是可以直接互连。TTL 接到 CMOS 需要在输出端口加一上拉电阻接到 5V或者 12V。 8 可编程逻辑器件在现代电子设计中越来越重要，请问：你所懂得的可编程逻辑器件有哪些？ PAL，PLD，CPLD，FPGA。 9 试用 VHDL 或 VERILOG、ABLE 描述 8 位 D 触发器逻辑。 module dff8(clk , reset, d, q); input clk; input...
