1河海大学常州校区河海大学常州校区 第三讲 RTL概念与RTL级建模 1/ 48第三讲 RTL概念与RTL级建模 1/ 48第 三 讲 RTL概 念 与 RTL级 建 模1 RTL与综合2 RTL级设计的基本要素和步骤3 常用的RTL级建模河海大学常州校区河海大学常州校区 第三讲 RTL概念与RTL级建模 2/ 48第三讲 RTL概念与RTL级建模 2/ 481 RTL与综合¾ 寄存器传输级（RTL，Register Transfer Level）指不关注寄存器和组合逻辑的细节，通过描述寄存器到寄存器之间的逻辑功能描述电路的HDL层次¾ RTL级是比门级更高的抽象层次，使用RTL级语言描述硬件电路一般比用门级描述电路简单、高效得多¾ RTL级语言最重要的特性就是RTL级描述是可综合的描述¾ 所谓综合(Synthesize) 是指将HDL 语言、原理图等设计输入翻译成由与、或、非门等基本逻辑单元组成的门级连接，并根据设计目标和要求优化所生成的逻辑连接，输出门级网表文件河海大学常州校区河海大学常州校区 第三讲 RTL概念与RTL级建模 3/ 48第三讲 RTL概念与RTL级建模 3/ 482 RTL级设计的基本要素和步骤¾ 典型RTL设计的三个部分： 时钟域描述描述设计中使用的所有时钟、时钟之间的主从与派生关系以及时钟域之间的转换 时序逻辑描述（寄存器描述）根据时钟沿的变换，描述寄存器之间的数据传输方式 组合逻辑描述描述电平敏感信号的逻辑组合方式和逻辑功能★ 时序逻辑、组合逻辑的连接关系和拓扑结构决定RTL设计性能。河海大学常州校区河海大学常州校区 第三讲 RTL概念与RTL级建模 4/ 48第三讲 RTL概念与RTL级建模 4/ 48¾ RTL设计步骤 功能定义与模块划分 定义所有模块的接口 设计时钟域 考虑设计的关键路径 顶层设计 FSM设计 时序逻辑设计 组合逻辑设计河海大学常州校区河海大学常州校区 第三讲 RTL概念与RTL级建模 5/ 48第三讲 RTL概念与RTL级建模 5/ 482 RTL级设计的基本要素和步骤¾ 典型RTL设计的三个部分： 时钟域描述描述设计中使用的所有时钟、时钟之间的主从与派生关系以及时钟域之间的转换 时序逻辑描述（寄存器描述）根据时钟沿的变换，描述寄存器之间的数据传输方式 组合逻辑描述描述电平敏感信号的逻辑组合方式和逻辑功能★时序逻辑、组合逻辑的连接关系和拓扑结构决定RTL设计性能。河海大学常州校区河海大学常州校区 第三讲 RTL概念与RTL级建模 6/ 48第三讲 RTL概念与RTL级建模 6/ 48¾ 阻塞赋值、非阻塞...
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